적극적 생각/FPGA verilog(.v) 대신 system verilog(.sv)를 사용하자 (검증특화) 무말랭이 2022. 8. 2. 13:41 https://dreamsailor.tistory.com/15 [Digital 회로 설계] SystemVerilog로 Testbench 설계하기 1편 Verilog를 사용해본 유저들이라면, SystemVerilog가 생소하지는 않을 것이다. SystemVerilog는 설계를 위해 사용되는 언어라기보다는 검증에 최적화되어 있다. 오로지 설계를 위해서라면, Verilog2001까지의 dreamsailor.tistory.com