용량문제로 hard format을 했고
vatis와 vivado를 다시 설치했다
zybo 보드를 preset 해주었다.
design sources + constraints + simulation sources 조합을 로드했고
RTL > Schematic 기능은 사용해보았다.
FPGA Flow에서 Synthesis 그리고 Implementation이 있음을 알수 있는데
이 두 과정을 함께 거치며 Bitstream 생성을 할 수 있다.(시간 오래 걸림)
그 Bitstream을 Hardware Manager를 통해 Connect, Program(Write)해서 예제코드가 run되는 것을 확인하였다.
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