말랑말랑

https://blog.daum.net/trts1004/12109108 verilog에서 'timescale'이란 어떤 의미인가? Verilog언어로 '시간 지연'을 주기 위하여 다음과 같이 코딩합니다. assign #5 foo = tiger ; 우리가 자주 쓰는 문장이지만, 이 문장을 가만히 보면 단위가 없습니다. '5'의 의미는 무었일까요? 이 것은 마 blog.daum.net

concatenation 활용, 106p. 112p

https://web.engr.oregonstate.edu/~traylor/ece474/beamer_lectures/case_statement.pdf

으음 우선 IR 에 잘못된 X 신호 들어가는 곳에서 Stop 여기서 이걸 들어가는 것을 해결하기 위해서는 설계를 어떻게 해야하지? 소프트웨어면 단순히 function function 연결하면 되는데, 하드웨어라 접근이 다르네. - 태도 - 설계 (지금 한두개 잘못된 것 같다) - case begin 활용 - 기본 변수형(reg, wire) 확인 - sim에서 reg 가시화 - fprintf 말고 printf 사용법도 익히기 (in vel)

https://inst.eecs.berkeley.edu/~cs150/fa06/Labs/verilog-ieee.pdf http://www.asic-world.com/ WELCOME TO WORLD OF ASIC There just isn't a great source of detailed VLSI/DIGITAL information out there. If I actually keep this up, this should be it. However, unless people take an active interest and submit some ideas, tutorials, examples, may be some cores etc., it may die ver www.asic-world.com https..

https://projectf.io/posts/initialize-memory-in-verilog/ Initialize Memory in Verilog - Project F - FPGA Development It’s common for a simulation or firmware to need data loading into a memory array, ram, or rom. Fortunately, Verilog provides the $readmemh and $readmemb functions for this very purpose. Unfortunately, there is a dearth of good Verilog documentation onli projectf.io https://aifpga...

이 상황에 대해서 State와 I/O에 따라, FSM State Table을 작성해보도록 하자.

Introduction DUT & Testbench FA Behavior

`timescale 1ns / 1ps module reg_with_load(clk, load, d_in, d_out); input load; input [3:0]d_in; input clk; output [3:0]d_out; reg [3:0]d_out; always @(posedge clk) begin if(load==1) begin d_out

Lecture 1 : Introduction to Verilog 베릴로그는 HDL 종류중 하나. 회사에서 상업목적으로 많이 쓰임. 모듈과 커넥션에 초점을 맞춤 문법 및 컨벤션은 다음과 같음 자 그래 코드에게 회로를 이해시켰으면, 이걸로 뭘 할건데? DUT는 Test를 받게될 Circuit 및 Code를 의미하고 Testbench는 DUT가 올바르게 작동하는지 확인하기 위한 test pattern module 이다. Testbench 안에 DUT가 서브모듈로 들어가고 reg를 input에 wire를 output에 꽂아준다. 그리고 이것을 vivado를 통해 simulation 해서 waveform을 관찰하여, 원하는 결과가 나오는지 확인한다. Lecture 2 : Verilog Coding of a Ful..