으음 우선 IR 에 잘못된 X 신호 들어가는 곳에서 Stop
여기서 이걸 들어가는 것을 해결하기 위해서는 설계를 어떻게 해야하지?
소프트웨어면 단순히 function function 연결하면 되는데, 하드웨어라 접근이 다르네.
- 태도
- 설계 (지금 한두개 잘못된 것 같다)
- case begin 활용
- 기본 변수형(reg, wire) 확인
- sim에서 reg 가시화
- fprintf 말고 printf 사용법도 익히기 (in vel)
'Engineering(SoC Design) > Verilog' 카테고리의 다른 글
| overflow or carryout detection in verilog (0) | 2022.05.14 |
|---|---|
| multiple line in case statements in verilog (0) | 2022.05.14 |
| Verilog 자료 (IEEE Standard) (0) | 2022.03.26 |
| readmemb, fdisplay 용법 (0) | 2022.03.19 |
| [복습] FSM - Coffee Machine (0) | 2022.03.13 |