specification에서 PPA의 trade-off관계를 많이 고민해야한다. 그럼 뒷단이 많이 정리된다.
software로 어떠한 동작을 할때 PPA가 너무 안좋다 -> hw를 만든다.
roofline model
bandwidth 가 peak가 초래하는 경우가 많음.
여기까지 오는 단계에서 PPA는 90% 이상 나왔다.
여기서부터 세부 마이크로 아키텍쳐링을 하는 것이고
Performance를 맞추기 위해서
어떻게 Architecturing을 할거냐
... 등등
마진을 15~30%정도 두고
계산하면
맞는 경우가 많더라.
위 과정이 모두 끝난 후에
그리고서야 verilog 코딩이 이루어진다.
RTL 코딩은 바로 하지 않고
모든게 정해진 상태에서 시작하는 것이다.
문서작성(그림포함)을 모두 그린 후
그 그림을 code로 바꿀때
그때가 되어서야 편집기를 열어야 한다.
그만큼 앞에 있는 작업이 모두임을 강조한다.
customer랑 계약하는 것은
c의 binary인 경우도 많다.
위와 같은 waveform을 이용한 simulator는 verification 과정에서 한계가 있는 경우가 많아서
이런 목적에 최적화되어 나온 HAPS 같은 FPGA 칩도 존재하기도 한다.
Finding Hardware Bugs Faster with Full Visibility Debug
Finding Hardware Bugs Faster with Full Visibility Debug
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www.synopsys.com
design compiler
아직 회로에 올라갈 layout이 아니라서
그걸 웨이퍼에 올려봐야
어떤 동작주파수에 동작하게될지를
그때서야 알 수 있기 때문에
그 전까지는 Uncertainty가 존재한다.
gate level simulation은 별로 안한다.
PnR, Layout
회로도를 받아서 layout만 주로 해주는 회사들이
design house라고 불리우는 회사들이다.
Fab, Foundry에 간다.
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