말랑말랑

하지만 그 소원이 정말 내 자신안에 충만하게 스며들어있고, 나의 모든 존재가 그것 하나로 가득 차 있을때에만 상상하던 것을 실행할 수 있고 원하는 만큼 강하게 바랄 수도 있는거야. 그렇게만 된다면 너의 내부에서 요구하는 것들이 실행해보기 무섭게 잘 될거야. 너의 의지를 훈련이 잘 된 망아지처럼 다룰 수 있는거지. Hermann Hesse - Demian

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https://namu.wiki/w/%ED%81%B4%EB%A6%AC%EB%8B%9D%20%EC%97%85

단톡방을 통해 물어보면서 문제를 해결했고 자 우선 결과적으로 된다. `timescale 1ns / 1ps module dice(clk, reset_n, btn, led); // io input clk; input reset_n; input [1:0] btn; output [3:0] led; wire [2:0] num; // instantiation dice_controller dice_controller_0 ( .clk(clk), .reset_n(reset_n), .reset_button(btn[0]), .shuffle_button(btn[1]), .random_num(num), .led(led) ); gen_random gen_random_0 ( .clk(clk), .reset_n(reset_n), ...

https://www.data.go.kr/data/15040346/fileData.do 서울특별시_관악구_반려동물 등록현황_20210222 서울특별시 관악구 반려동물 등록현황 정보를 법정동별로 등록동물수, 등록주체, 무선인식 종류, 등록품종수, 등록소유자수, 동물소유자당 등록동물수 등을 제공합니다. www.data.go.kr

https://velog.io/@pikamon/FPGA-2 [FPGA] Xilinx Vivado 프로젝트 생성 및 실행 Vivado 사용법에 대해 알아보자.간단한 모듈을 작성하고 FPGA에 올려보자.버튼 스위치 두 개로부터 입력을 받아 AND 연산하여 LED에 값을 출력하는 모듈을 만들어보자. 이는 입력 핀 두 개와 출력 핀 velog.io

tb 까지는 셋팅을 완료했고 랜덤생성된 숫자로 표출될 수 있도록 gen을 조정해준다. 설계를 조정한다. sync가 아닌 async로 만들고 delay timing을 고려해준다. 1clk 정도? 안되겠다. 난수 하려면 counter 쓰는게 편할듯해서 async 말고 sync 로 바꿔주기는 해야할듯하다. 1부터 6까지 계속해서 카운터되는 모듈을 만들었고 request를 보낼때 시점에 얻어오는 것으로 하자. 구현하다가 느꼈는데, request 신호는 필요 없길래 제거했다. um... tb그냥 바로 돌려봤는데 왜 이렇게 뜨지? verilog concat 문법확인 https://class.ece.uw.edu/cadta/verilog/replication.html#:~:text=The%20concatenation%..