말랑말랑

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ㅇㅇ

알랭드보통이 내게 너무 큰 영향을 끼쳐버렸다 카테고리별 성경의 역할을 해줄 수 있는 책을 큐레이팅 해보자 책한권을 중간중간 잠시 읽어줄 때 생기는 잇점이 크다

단톡방을 통해 물어보면서 문제를 해결했고 자 우선 결과적으로 된다. `timescale 1ns / 1ps module dice(clk, reset_n, btn, led); // io input clk; input reset_n; input [1:0] btn; output [3:0] led; wire [2:0] num; // instantiation dice_controller dice_controller_0 ( .clk(clk), .reset_n(reset_n), .reset_button(btn[0]), .shuffle_button(btn[1]), .random_num(num), .led(led) ); gen_random gen_random_0 ( .clk(clk), .reset_n(reset_n), ...

https://velog.io/@pikamon/FPGA-2 [FPGA] Xilinx Vivado 프로젝트 생성 및 실행 Vivado 사용법에 대해 알아보자.간단한 모듈을 작성하고 FPGA에 올려보자.버튼 스위치 두 개로부터 입력을 받아 AND 연산하여 LED에 값을 출력하는 모듈을 만들어보자. 이는 입력 핀 두 개와 출력 핀 velog.io

tb 까지는 셋팅을 완료했고 랜덤생성된 숫자로 표출될 수 있도록 gen을 조정해준다. 설계를 조정한다. sync가 아닌 async로 만들고 delay timing을 고려해준다. 1clk 정도? 안되겠다. 난수 하려면 counter 쓰는게 편할듯해서 async 말고 sync 로 바꿔주기는 해야할듯하다. 1부터 6까지 계속해서 카운터되는 모듈을 만들었고 request를 보낼때 시점에 얻어오는 것으로 하자. 구현하다가 느꼈는데, request 신호는 필요 없길래 제거했다. um... tb그냥 바로 돌려봤는데 왜 이렇게 뜨지? verilog concat 문법확인 https://class.ece.uw.edu/cadta/verilog/replication.html#:~:text=The%20concatenation%..