[VerilogHDL, HLS, FPGA를 이용한 AMBA System 1장] https://www.youtube.com/watch?v=7Frr3l-qv_Q&list=PLm4EZB3VG6znLftKzbkzYOy8Y9TuywbWQ 적극적 생각/FPGA 2022.08.02
verilog(.v) 대신 system verilog(.sv)를 사용하자 (검증특화) https://dreamsailor.tistory.com/15 [Digital 회로 설계] SystemVerilog로 Testbench 설계하기 1편 Verilog를 사용해본 유저들이라면, SystemVerilog가 생소하지는 않을 것이다. SystemVerilog는 설계를 위해 사용되는 언어라기보다는 검증에 최적화되어 있다. 오로지 설계를 위해서라면, Verilog2001까지의 dreamsailor.tistory.com 적극적 생각/FPGA 2022.08.02
★ [FPGA 학습 리소스] hackerster.io - fpga https://www.hackster.io/search?i=projects&q=fpga Hackster.io - The community dedicated to learning hardware. www.hackster.io 적극적 생각/FPGA 2022.08.02
★ [FPGA 학습 리소스] vivado-based workshops https://www.xilinx.com/support/university/vivado/vivado-workshops.html Vivado-Based Workshops www.xilinx.com https://aifpga.tistory.com/entry/Xilinx-FPGA-%EB%A5%BC-%EC%B2%98%EC%9D%8C-%EA%B3%B5%EB%B6%80%ED%95%A0-%EB%95%8C-%EC%95%8C%EC%95%84%EB%91%90%EB%A9%B4-%EC%A2%8B%EC%9D%80-%EC%9E%90%EB%A3%8C%EC%99%80-%EC%82%AC%EC%A0%84%EC%A7%80%EC%8B%9D-1 Xilinx FPGA 를 처음 공부할 때 봤으면 하는 글... 발행하는 글은 설계독학 유튜브에 사.. 적극적 생각/FPGA 2022.08.02
CPU와 가속기를 응용해서 만들 수 있는 플젝구조 짰던 CPU를 FPGA에 올린다 그 CPU를 통해 연산을 한다. 거기서 CPU를 파이프라이닝 시킨다. 그 파이프라이닝 과정을 FPGA Core로 처리하도록 또다시 파이프라이닝 시킨다. 적극적 생각/FPGA 2022.08.02
0802 / Fully Connected Layer 가속기 Core 설계 (3) ip hw = system (timing diagram이 발생) WNS : worst negative slack TNS : total negative slack 여기서 violation이 발생하고 있는 path를 눌러보면 실제 다이에서 리소스들이 place되고 그것들이 연결된것 다른 path들 눌러보면 다르게 동작하는 것을 알 수 있으며 timing violation을 수정하기 위하여 가장 먼저 해야하는것은 critical path를 수정해주는 것이며 WNS가 가장 작은 것 즉 절대값이 가장 큰것에 대하여 수정을 해주어야 하며 수정을 계속 해주면서 timing closure 시켜서 timing met 을 해주어야 한다. 두가지 방법이 있음 - 직접 verilog hdl을 수정하여 retiming 하는 것.. 적극적 생각/FPGA 2022.08.02
