말랑말랑

하드웨어 가속 부분을 내가 만들었던 CPU와 연결하는 것도 할 수 있겠다. --- Core Diagram (중심 타이밍 다이어그램은 프로젝트 개발 중 늘 가까이 두어야 함) Register Map --- 코드 리뷰 --- 1. IP 생성 프로젝트 생성 10_fsm_counter_ctrl_ip design source import create new ip package 2. HW Project 프로젝트 생성 10_fsm_counter_ctrl_project create block design zynq 호출 ... 중간과정생략 (차이를 두기 위해 ip를 하나 더 불러오겠다. 1:2 interconnect가 생성된 것을 볼 수 있다.) (이 부분 강의와 조금 다름 주의하자 이야기 했었음) validate wr..

https://namu.wiki/w/%EC%9D%B4%EB%8D%94%EB%84%B7 이더넷 - 나무위키 1977 - 동축 케이블 기반 이더넷 개발(10Base-5)1985 - IEEE 802.3 동축케이블 기반 이더넷 표준화(10Base-5,10Base-10)1990 - IEEE 802.3i UTP 기반 이더넷 표준화(10Base-T)1995 - IEEE 802.3u 100Mbps 고속 이더넷 표준화(100Bas namu.wiki https://www.xilinx.com/products/technology/ethernet.html Ethernet www.xilinx.com https://xilinx.tistory.com/entry/fpga%EB%A5%BC-%EC%9D%B4%EC%9A%A9%ED%95%9..

우리가 지금껏 배운 AXI4-Lite는 PS영역에서 Vitis를 통해 PL영역을 제어할 수 있음을 배웠다. 이를 통해서 LED 점등을 시킨후에 유저가 입력한 값으로 점등시간을 변화시킬 수 있도록 할것이다. (우리는 시리얼과 AXI를 사용하는 것이고, 이더넷과 PCIe로도 응용할 수 있다.) = 설계한 HW Core를 제어하는 것 --- --- 기존 템플릿코드에 (lab9)라는 태그를 붙혀 코드를 추가함 사실 변경된 부분은 이 두 부분이 다인데 output 포트를 선언하고 레지스터와 assign을 해주었다. ... 등 코드변경 (잠시, instantiation = 인스턴트화 란?) http://www.terms.co.kr/instance.htm#:~:text=%EC%9D%B8%EC%8A%A4%ED%84%B..

버그 수정 완료에 따라 뒷 부분을 이어간다. https://learn-future.tistory.com/3405 vivado ver issue ver에 따른 이슈가 생각보다 많이 발생하구나 질문을 올렸었는데, https://www.inflearn.com/questions/595178 8장 오류 발생 - 인프런 | 질문 & 답변 안녕하세요. 강의 재미있게 잘 듣고 있습니다. 이런 소중한 aidenkang.me 빌드된 프로젝트를 보드에 올려 실행한다. 터미널 켜주고, 시리얼 연결하고, JTAG 확인하고, 실행해준다. 정상 동작하는 것을 확인하였다. 하지만 우리는 ILA를 붙혀두었기 때문에 그 부분에 대해서도 확인을 할 것인데 다시 Vivado로 돌아와서 OpenHardwareManager > OpenTarg..

ver에 따른 이슈가 생각보다 많이 발생하구나 질문을 올렸었는데, https://www.inflearn.com/questions/595178 8장 오류 발생 - 인프런 | 질문 & 답변 안녕하세요. 강의 재미있게 잘 듣고 있습니다. 이런 소중한 강의 만들어주셔서 감사합니다. 8장 build 과정에서 error가 발생하는데, 그 에러가 극복이 안되어서 여쭙습니다. --- 현재 저는 Viv www.inflearn.com 답변을 받았다. 다행이다 툴의 문제인거였어서. 결국 project07, project08, project08_vitis 세가지를 모두 다시했고 그 결과 build 후 binary 파일 생성까지 성공했다.

The Xilinx DDR4 controller is high performance (2667Mbps in UItraScale+) and supports a wide range of configurations from low cost components to dense 128GB RDIMMs. Product Description The Xilinx DDR4 core can generate a full controller or phy only for custom controller needs. The controller will run up to 2400Mbps in UltraScale and 2667Mbps in UltraScale+. The controller is configurable through..

여기서 시사하는바는 DRAM 컨트롤러가 아니라 SRAM 컨트롤러에 대해 먼저 접근할 것을 이야기 하고 있다. (설계할때는 그렇게 하자. 하지만 개념적으로는 굳이 그럴필요 없다.) 그리고 DRAM 관련 자료 그리고 Interface와 Interconnect 관련된 오개념 수정

https://www.etnews.com/20220216000193 SK하이닉스, 연산 가능한 차세대 메모리 'PIM' 첫 개발 SK하이닉스가 연산 기능을 갖춘 차세대 메모리반도체 PIM(Processing-In-Memory) 개발에 성공했다. SK하이닉스가 PIM을 개발한 건 이번이 처음이다. 인공지능(AI)과 빅데이터 분야에 데이터 처리 성능을 www.etnews.com