Lab02 https://www.xilinx.com/support/university/vivado/vivado-workshops/Vivado-fpga-design-flow.html FPGA Design Flow using Vivado www.xilinx.com --- Introduction synthesis settings를 변경했을 때 synthesis process는 어떻게 변하는가? design 그리고 generated reports를 분석하기. Objectives - timing of the circuit을 제어하기 위해 XDC 파일을 활용하기 - 설계를 엄밀히 다루고 결과를 이해하기 - basic timing constraints를 synthesize design 과정에서 이해하고 활용하기 - ..