말랑말랑

--- AXI4-Lite Testbench https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842507/Using+the+AXI4+VIP+as+a+master+to+read+and+write+to+an+AXI4-Lite+slave+interface --- --- 새 프로젝트 create block IP lab07 ip 호출 zynq ip 호출 clk을 50M에서 100M으로 run block automation run auto connection 그리고 이번엔 UART 쓸 것 원래 안쓰는 것들 꺼줘야 하는데 1.8V인것만 확인하고 패스 이 AXI가 정상적으로 구성되고 작동하는지를 확인하고 싶음 해당 path Debug 벌레 모양이 ㅐㅅㅇ긴다 거기서 ru..

--- AXI Outstanding AHB 대비 AXI 프로토콜의 장점 몇 가지 http://egloos.zum.com/donghyun53/v/4087409 AHB 대비 AXI 프로토콜의 장점 몇 가지 지난 번 AHB 프로토콜에 대해서 간단히 글을 썼었는데, 이번엔 좀 더 글의 범위를 넓혀서 AHB 프로토콜과 비교하여 AXI 프로토콜이 가진 장점에 대해서 한 번 정리해 보려고 합니다. AXI 프로토콜은 egloos.zum.com --- 07_axi4_lite_project 라는 프로젝트를 생성해주고 Tools > Create new IP 레지스터 개수가 512인 이유는 template이 대략 지원하는 범위라서 그렇고 실무적으로 512개까지 쓰는 경우도 거의 없다. 자동으로 timing diagram을 보..

PS에서 PL로 Control을 위해 AXI4-Lite를 이용한다. --- AXI는 필수 AMBA지 하지만 S1에서는 AXI-Lite 수준으로만 다룬다. (AXI에 대해서는 별도로 더 플젝한다.) AMBA = Advanced Microcontroller Bus Architecture AXI = Advanced eXtensible Interface https://rubber-tree.tistory.com/entry/IP-%EC%84%A4%EA%B3%84-AXI4-Lite-Interface-%EB%9E%80 [IP 설계] AXI4-Lite Interface 란? 지난 포스팅에서 IP 설계의 중요성에 대해 언급했다. 우리가 FPGA 칩을 통해 원하는 어플리케이션을 구현하기 위해서는 해당 기능을 수행하는 IP를..

연결 환경설정 컴퓨터를 포맷해서 연결이 정상적으로 이뤄지는지에 대하여 board 파일에 대해서 다음 경로에 넣어주고 C:\Xilinx\Vivado\2022.1\data\boards\board_parts 샘플 bitstream을 hardware manager를 통해서 program device 해준다. 확인완료! https://learn-future.tistory.com/3345 0713 - 섹션1 - 환경설정 용량문제로 hard format을 했고 vatis와 vivado를 다시 설치했다 zybo 보드를 preset 해주었다. design sources + constraints + simulation sources 조합을 로드했고 RTL > Schematic 기능은 사용해보았다. FPGA.. aidenk..

https://m.etoday.co.kr/view.php?idxno=2153485&fbclid=IwAR2vkzOr5SKanmIkEi9KMgUutcARi4NUiHamDaHRMTnDFv-I-w1BVNkiYpA&fs=e&s=cl

카운터를 이용해서 1초 세기 = 100M를 Count하면 1초 두개의 v파일을 import해온후 create IP package 어떤 패밀리에서 쓸 수 있게 할거냐 그리고 05번 프로젝트 폴더 밑에 비트스트림을 만들기 위한 프로젝트를 _project suffix를 붙혀 생성 constraints 추가 create block design 방법을 통해서 한다. 여기에 custom IP를 추가할거다. 음 여기서 ip가 잘 호출이 안되는데 이 과정에 대해서 내일 혼자 다시 해보면서 버그 찾고 넘어가도록 하자.

lab04 비트스트림 lab01 비트스트림

Vitis를 이용해 Hello world 출력을 Programming한뒤 PS영역에 Program한다. UART 통신을 통해서 PC Terminal에서 Print한다. PS를 사용하기 때문에 RTL코드는 필요가 없다. Zynq를 이용해서 사용할 수 있는 IP https://digilent.com/reference/programmable-logic/zybo-z7/start?redirect=1 Zybo Z7 - Digilent Reference digilent.com Documentation Zybo Z7 Reference Manual Xilinx Zynq Datasheet Xilinx Zynq Technical Reference Manual Master XDC Files Petalinux Support f..

FPGA가 ASIC에 비해 가지는 장점 1 - reprogrammable (by bitstream update) 2 - multiple bitstreams 3 - cost of bug fix FPGA의 물리적인 배치 그림 FPGA의 3가지 General 핵심 구성요소 Configurable Logic Block InputOutput Block Programmable Interconnect 그리고나서 여러 구성요소들이 더 붙어 최신화된것 무엇을 위해? 파워소모를 줄이기 위해 BRAM DSP PLL Serial Transceiver 등 non general dedicated block들의 추가 6 input LUT가 4개 LUT = lookup table 로직이라기보다는 메모리 LUT RAM, LUT ROM..